Примерно год назад появилась первая информация о готовящейся компанией Intel революции в лице многоядерной архитектуры Larrabee, способной выполнять функции как центрального процессора, так и графического адаптера. Долгое время после этого никаких подробностей о разработке не было, и вот на прошлой неделе на специальном брифинге представители Intel раскрыли некоторые детали архитектуры.
Первые коммерческие продукты должны поступить на рынок в 2009-2010 году. В один чип Larrabee планируется интегрировать от 8 до 48 процессорных ядер, построенных на базе доработанной архитектуры Intel Pentium (добавлены поддержка 64-битных инструкций и технология Multi-Threading). По словам ведущего инженера Intel Visual Computing Group Ларри Сейлера (Larry Seiler), это не предел, и в будущих версиях GPU могут быть сотни однотипных ядер. Все они обмениваются данными между собой по кольцевой двунаправленной шине шириной 1024 бита (по 512 бит в каждую сторону). Каждое ядро оснащено 256 КБ кэша L2 для хранения данных, что позволит значительно разгрузить внешнюю шину памяти графического акселератора.
Производительность решения возрастает практически линейно в зависимости от количества ядер, то есть 16-ядерный чип Larrabee будет в 2 раза быстрее 8-ядерного решения. Точной информации о мощности конечного продукта нет, но представители Intel заверяют, что она будет сопоставима с конкурирующими решениями, присутствующими на рынке в момент выхода Larrabee.
Среди достоинств решения Intel стоит выделить полную программируемость Larrabee: корпорации не понадобится разрабатывать новый API для обеспечения совместимости с Microsoft DirectX, Apple Open CL и OpenGL любых версий, достаточно использовать интерпретатор команд этих интерфейсов в стандартный набор инструкций x86. Представители Intel подчеркнули, что Larrabee позиционируется не только как мощный графический ускоритель, продукты на основе этой архитектуры могут с легкостью работать в качестве вычислительных модулей GPGPU. Базовая модель GPU с 8 ядрами сможет одновременно обрабатывать 16 пикселей, вершин либо инструкций общего назначения (GP Instruction), а благодаря наличию кэша L2 у каждого ядра будет возможным реорганизовать очередь команд и данных для каждого ядра в любой удобный момент, избежав простоев.
Дополнительные детали, как ожидается, будут озвучены в рамках конференции Siggraph 2008.