Новые подробности архитектуры Intel Larrabee

В блоге Nanotech: The Circuits Blog появились несколько слайдов, которые корпорация Intel демонстрировала на брифинге по разрабатываемой графической архитектуре Larrabee.

Вчера мы уже сообщали, что основой будущего GPU будут несколько одинаковых ядер с архитектурой x86, схожих с Intel Pentium. Ядра будут объединены между собой кольцевой шиной памяти и смогут обрабатывать как пиксели, так и вершины и инструкции общего назначения. Выложенные автором Nanotech Бруком Кросерсом (Brooke Crothers) слайды разъясняют архитектуру каждого из ядер и организацию взаимодействия между ними.

Итак, каждое из ядер способно обрабатывать до 4 потоков данных за такт, являясь SIMD (Single Instruction — Multiple Data)-блоком. При этом, вместо использования суперскалярной архитектуры, как в GPU NVIDIA и ATi, каждое ядро содержит и скалярный, и векторный вычислительный блоки с раздельными регистрами и общим кэшем первого уровня для данных и инструкций. Поскольку x86 — архитектура конвейерная, Intel пришлось сделать конвейер максимально коротким, чтобы при сбросе не терять такты. 256 КБ кэша L2, которыми оборудовано каждое ядро, напрямую соединены с внутренней кольцевой шиной.

Участки кэша по 256 КБ, которыми оснащено каждое ядро, объединены между собой скоростной двунаправленной кольцевой шиной шириной 512 бит в каждую сторону. Подобную шину использовала ATi в архитектуре Radeon X1000, однако в дальнейшем отказалась от нее за ненадобностью в нынешних GPU. Благодаря такому решению любое ядро может быстро получить доступ к данным, уже обработанным или ожидающим обработки на другом ядре, что будет особенно полезно при работе с вершинными и геометрическими шейдерами, а также при использовании Larrabee в качестве вычислителя GPGPU.

На данный момент это все подробности. Ожидается, что Intel расскажет о разрабатываемой архитектуре более подробно в рамках Siggraph 2008.