Рекорд по самому большому размеру чипа звучит как нечто сомнительное, но не в случае TSMC. Компания представила технологией упаковки чип-на-пластине-на-подложке (CoWoS), которая позволит создать системы-в-упаковке (SiP), в разы больше имеющихся процессоров NVIDIA B200 или AMD Instinct MI300X. Процессоры будут иметь монструозные размеры 120 х 120 мм и будут потреблять киловатты энергии.
«CoWoS®, SoIC и System-on-Wafer (TSMC-SoW™): микросхема TSMC на-пластине-на-подложке (CoWoS) стала ключевым фактором революции искусственного интеллекта, позволяя клиентам использовать больше ядер процессора и память с высокой пропускной способностью (HBM), укладываемых рядом на одно промежуточное устройство. В то же время наша система на интегрированных микросхемах (SoIC) зарекомендовала себя как ведущее решение для стекирования 3D-чипов, и клиенты все чаще сочетают CoWoS с SoIC и другими компонентами для максимальной интеграции системы в пакет (SiP)
Благодаря System-on-Wafer компания TSMC предлагает новую революционную опцию, которая позволяет использовать большой массив матриц на 300-мм пластине, предлагая большую вычислительную мощность, занимая гораздо меньше места в центре обработки данных и повышая производительность на ватт на порядки. Первое предложение TSMC SoW, пластина с логической схемой, основанная на технологии Integrated Fan-Out (InFO), уже в производстве. Версия chip-on-wafer, использующая технологию CoWoS, запланирована на 2027 год, что позволит интегрировать SoIC, HBM и другие компоненты для создания мощной системы на уровне пластины с вычислительной мощностью, сопоставимой с серверной стойкой центра обработки данных или даже с целым сервером».
Платформа использует ранее разработанную компанией технологию InFO_SoW, которая позволяет создавать чипы больших размеров, а также технологию System on Integrated Chips (SoIC). Другая технология, Chip-on-Wafer (CoW) позволяет размещать поверх системы память или другие элементы.
Фактически речь идет о процессорах, сопоставимых по размеру с целой 300 мм кремниевой платиной, которые позволят размещать огромное количество ядер. Подобный метод упаковки ядер обеспечит повышение производительности и энергоэффективности с помощью высоких скоростей между компонентами. Внутри система будет иметь низкие задержки между ядрами и низкое сопротивление при передаче энергии. В отличие от предыдущих технологий, CoWoS позволяет использовать в компоновке чипа различные техпроцессы и скоростную память HBM4.
Источники: TSMC, Tom`s Hardware