Компания IMEC раскрыла детали дорожной карты по технологическим узлам, которые ждут нас до 2036 года. Презентация прошла на Future Summit в Антверпене (Бельгия).
Исследовательская компания подготовила отчет, в котором рассказали об использовании узлов в передовых полупроводниках (ЦП, ГП, SOC и т. д.), раскрывая, что нас ждет за пределами 1 нм.
Дорожная карта включает транзисторы FinFET, которые будут работать до 3 нм, до новых нанолистов Gate All Around (GAA) и конструкций вилочных листов от 2 нм до A7 (семь ангстремов).
Начиная с 1 нм узлы процесса начинают измеряться «ангстремами». 10 ангстрем равны 1 нм, поэтому узлы размером менее 1 нм будут поставляться с A7. Это произойдет с 2030 года.
Транзисторы Gate All Around (GAA)/Nanosheet дебютируют в 2024 году с 2-нм узлом, заменив FinFET, которые используются в современных усовершенствованных чипах. Intel уже показала микросхемы RibbonFET с четырьмя листами, в которых используются различные варианты этой транзисторной технологии.
На литографических машинах EUV 4-го поколения с апертурой 0,33 можно использовать мультипаттерны (более одной экспозиции на слой), чтобы создавать чипы на 2 нм и выше. Но из-за повторной печати одного слоя увеличивается вероятность появления дефектов, что приведет к снижению производительности, увеличению производства и затрат.
Машины пятого поколения с апертурой 0,55 смогут создавать меньшие структуры за одну экспозицию, что увеличит скорость производства более 200 пластин в час. Такие инструменты для массового производства появятся уже в 2026 году, а первую литографическую машину с высокой апертурой завершат в первой половине 2023 года. Компания ASML потратила на ее создание $400 млн.
IMEC ожидает, что транзисторы GAA/nanosheet и forksheet будут использоваться вплоть до узлов A7 (менее 1 нм). До 2032 года будут использоваться комплементарные полевые транзисторы (CFET), а к 2036 году фирма ожидает, что будут использоваться транзисторы CFET с атомными каналами.
Возможность увеличить плотность транзисторов и уменьшить размер узла будет иметь решающее значение для повышения производительности вычислений и добавления новых функций. Дальнейшее увеличение плотности транзисторов потребует усовершенствованных процессов Back End of Line (BEOL). Они сосредоточены на соединении транзисторов вместе, обеспечивая как связь (сигналы), так и подачу питания.
IMEC называет эти методы повышения вторичной плотности «усилителями масштабирования», поскольку они способствуют увеличению плотности и производительности транзисторов, даже если они не связаны напрямую с размером / размещением транзисторов.
IMEC считает, что закон Мура будет продолжать выполняться, что станет проблемой для всей отрасли, особенно в связи с появлением машинного обучения. По мере развития узлов спрос на электроэнергию увеличивается, а затраты резко возрастают. Магнитные ворота могут стать альтернативой, ведь отрасль неумолимо движется к квантовым вычислениям.