После 3D V-Cache: патент AMD раскрыл детали 3D L2-кэша процессоров Ryzen

Еще в начале 2021 года появились первые слухи о новом типе кэш-памяти, над которым работала AMD. Окончательно компания представила эту технологию в середине года на Computex 2021, дав ей название 3D V-Cache. Речь идет о вертикально скомпонованном кэше последнего уровня, который позволяет разместить значительно больший объем памяти на минимальной площади кристалла.

Сейчас AMD использует второе поколение 3D V-Cache, а на выставке CES 2026 компания представила процессор Ryzen 7 9850X3D, который назвала самым быстрым игровым процессором в мире.

В архитектуре Zen кэш последнего уровня соответствует L3, однако новый патент свидетельствует, что AMD решила пойти дальше и обратить внимание на L2-кэш. Документ указывает, что компания экспериментирует с вертикальным стекированием кэша второго уровня, чтобы получить еще более высокую производительность и лучшую энергоэффективность в будущих процессорах Ryzen X3D.

AMD подала патент на технологию под названием Balanced Latency Stacked Cache. Эта конструкция направлена на уменьшение задержек доступа к кэш-памяти и дальнейшее снижение энергопотребления. По сравнению с классическими процессорами без 3D-кэша, планарные решения имеют более высокие задержки и большие энергетические затраты, что напрямую влияет на быстродействие и эффективность.

Согласно описанию патента, новый дизайн 3D L2-кэша позволяет уменьшить задержку доступа к стандартному L2-кэшу объемом 1 МБ с 14 тактов до 12 тактов. На первый взгляд, разница кажется незначительной, однако в проектировании процессоров даже несколько сэкономленных тактов существенно влияют на конечную производительность и энергоэффективность. Для понимания масштаба: типичный L2-кэш имеет задержку в диапазоне 10-50 тактов, так что заявленные показатели выглядят очень конкурентно.

Патент также объясняет техническую реализацию. Стекированные кристаллы соединяются с помощью сквозных кремниевых соединений (TSV) или контактных переходов (BPV) для вертикального обмена данными между слоями. Эти соединения проходят через центральную часть кристаллов, что сокращает длину сигнальных путей. Такой подход формирует симметричную, сбалансированную структуру, которая обеспечивает одинаковое время доступа к данным на всех уровнях кэша. Именно этим и объясняется название Balanced Latency Stacked Cache.

В то же время патент пока находится на стадии рассмотрения. Сам факт его подачи не гарантирует появление технологии в серийных продуктах. Теоретические расчеты не всегда полностью воспроизводятся в реальных процессорах, поэтому окончательные результаты будут зависеть от практической реализации.

Источник: neowin