Рекорд з найбільшого розміру чипа звучить як щось сумнівне, але не у випадку TSMC. Компанія представила технологією пакування чип-на-пластині-на-підкладці (CoWoS), яка дозволить створити системи-у-пакуванні (SiP), у рази більші від наявних процесорів NVIDIA B200 або AMD Instinct MI300X. Процесори матимуть монструозні розміри 120 х 120 мм та споживатимуть кіловати енергії.
«CoWoS®, SoIC і System-on-Wafer (TSMC-SoW™): мікросхема TSMC на-пластині-на-підкладці (CoWoS) стала ключовим фактором революції штучного інтелекту, дозволяючи клієнтам використовувати більше ядер процесора та пам’ять із високою пропускною здатністю (HBM), укладаються поруч на один проміжний пристрій. Водночас наша система на інтегрованих мікросхемах (SoIC) зарекомендувала себе як провідне рішення для стекування 3D-чипів, і клієнти все частіше поєднують CoWoS із SoIC та іншими компонентами для максимальної інтеграції системи в пакет (SiP)
Завдяки System-on-Wafer компанія TSMC пропонує нову революційну опцію, яка дозволяє використовувати великий масив матриць на 300-мм пластині, пропонуючи більшу обчислювальну потужність, займаючи набагато менше місця в центрі обробки даних і підвищуючи продуктивність на ват на порядки. Перша пропозиція TSMC SoW, пластина з логічною схемою, заснована на технології Integrated Fan-Out (InFO), вже у виробництві. Версія chip-on-wafer, що використовує технологію CoWoS, запланована на 2027 рік, що дозволить інтегрувати SoIC, HBM та інші компоненти для створення потужної системи на рівні пластини з обчислювальною потужністю, порівнянною з серверною стійкою центру обробки даних або навіть з цілим сервером».
Платформа використовує раніше розроблену компанією технологію InFO_SoW, яка дозволяє створювати чипи великих розмірів, а також технологію System on Integrated Chips (SoIC). Інша технологія, Chip-on-Wafer (CoW) дозволяє розміщувати поверх системи пам’ять або інші елементи.
Фактично йдеться про процесори, порівнянні за розміром з цілою 300 мм кремнієвою платиною, які дозволять розміщувати величезну кількість ядер. Подібний метод пакування ядер забезпечить підвищення продуктивності та енергоефективності за допомогою високих швидкостей між компонентами. Всередині система матиме низькі затримки між ядрами та низький спротив під час передавання енергії. На відміну від попередніх технологій, CoWoS дозволяє використовувати у компонуванні чипа різні техпроцеси та швидкісну пам’ять HBM4.
Джерела: TSMC, Tom`s Hardware