Цього року 68-а щорічна конференція IEEE International Electron Devices Meeting (IEDM) розгорнулася, розпочалася у повну силу та зібрала в очному порядку майже 1500 інженерів з усього світу у Сан-Франциско.
Серед багатьох матеріалів академічного та прикладного характеру, що стосуються розвитку галузі, найбільший резонанс зробила доповідь TSMC про подальшу перспективу масштабування щільності кеш-пам’яті SRAM. Якщо коротко – воно зупинилося. У той час, як системна логіка процесорів все ще має резерв масштабування, технології, що використовуються у промисловості, більше не здатні значно збільшити щільність SRAM.
На конференції TSMC розповіла про свій базовий вузол N3B та про покращений варіант N3E. Цікаво, що для нового вузла N3E розмір бітової комірки SRAM високої щільності зовсім не зменшився. Площа комірки становить 0,021 мкм² – рівно стільки ж, як у вузла N5. Варіант N3B, який, як очікується, не використовуватиметься у більшості продуктів, має меншу комірку SRAM, проте його 0,0199 мкм² – це зменшення всього на 5% порівняно з техпроцесом N5. Щодо приблизної щільності пам’яті, для N3E вона становить приблизно 31,8 МБ/мм² і може збільшитися до 33,55 МБ/мм² або на 1,75 МБ/мм².
Щоб уявити темпи та можливості розвитку процесорів у перспективі, зауважимо, що тоді як N3B і N3E забезпечують 1,6-кратне або 1,7-кратне масштабування транзисторів на рівні мікросхеми, масштабування SRAM становить лише 1-1,05 разу. Як і раніше, можна очікувати, що TSMC продовжить створення більш щільних бітових комірок SRAM для N3, але істотних змін на цьому шляху не буде.
Уповільнення масштабування SRAM не обмежується лише TSMC, проблема існує вже досить давно. Intel все ще здатна зменшувати щільність осередків SRAM, проте нещодавно у анонсованому техпроцесі Intel 4 масштабування SRAM сповільнилося до 0,7-0,8 разів.
Зараз єдиною життєздатною альтернативою масштабування SRAM є просте збільшення обсягу кеш-пам’яті – очікується, що SRAM займатиме більше місця на кристалі мікрочіпа. Це може збільшити вартість виробництва процесорів та завадити деяким архітектурам стати настільки маленькими, наскільки вони могли б бути. Фізичне обмеження масштабування кешу стає чинником, що суттєво впливає на розробку майбутніх архітектур.
Більшість процесорів покладаються на кеш-пам’ять як високошвидкісне рішення для зберігання даних з мінімальним часом доступу завдяки їх стратегічному розташуванню поруч з обчислювальними ядрами. Наявність швидкого та доступного сховища може значно підвищити продуктивність обробки та скоротити час, що витрачається ядрами на виконання своєї роботи. Відповідно уповільнення розвитку технології кешування накладає обмеження на зростання швидкодії.
Деякі дослідні інститути, такі як Imec, вже представили осередки SRAM з більшою щільністю. Минулого року на виставці IEDM 2021 компанія Imec представила густину SRAM близько 60 МБ/мм², що приблизно вдвічі перевищує сьогоднішню obkmyscnm на гіпотетичному вузлі понад 2 нм – з використанням розгалужених транзисторів та вдосконаленої схеми двостороннього міжз’єднання.
Крім SRAM, галузь вивчає багато інших альтернативних архітектур пам’яті. Серед них технології MRAM, FeRAM, NRAM, RRAM, STT-RAM, PCM та інші. Ці нові типи пам’яті пропонують унікальні компроміси порівняно зі SRAM, такі як більш висока щільність при більш низьких характеристиках читання/запису, можливості енергонезалежності, швидший цикл читання-запису або менше енергоспоживання.
Хоча ці технології не є прямою заміною SRAM, у майбутньому на їх основі можна буде створювати кеш-пам’ять четвертого або п’ятого рівнів, в яких зниження продуктивності може бути компенсовано вищою щільністю.
Джерела: WikiChip Fuse, TechSpot